? 10nm、7nm、5nm……隨(sui)著芯片制程節點越(yue)來越(yue)先進，研發生產成本持(chi)續走高，而(er)良率(lv)日(ri)益下降，物理(li)瓶頸正拖(tuo)累摩(mo)爾(er)定律(lv)的腳步(bu)。
? 像搭樂高積木(mu)一樣的小芯片（Chiplet）正成為(wei)(wei)AMD、英特爾、臺(tai)積電(dian)、Marvell、Cadence等芯片巨頭為(wei)(wei)摩爾定律續命的共同選擇之一。
? 以前芯(xin)片(pian)(pian)由多個IP核心(xin)集成后統一(yi)封(feng)裝成單(dan)片(pian)(pian)芯(xin)片(pian)(pian)，而(er)小芯(xin)片(pian)(pian)方法可將(jiang)來自不同(tong)公司設計和封(feng)裝的(de)小芯(xin)片(pian)(pian)組合在一(yi)起，從(cong)而(er)構建更為高效和經濟(ji)的(de)芯(xin)片(pian)(pian)系統。
? 這(zhe)種新(xin)型(xing)設計方法不僅能大(da)大(da)簡化芯片(pian)設計復雜度，還能有效降低設計和(he)生(sheng)產成(cheng)本。? 知名市場研究機構Omdia預測，小芯片將在2024年全球市場規模擴大到58億美元，較2018年的6.45億美元增長9倍。而長遠來看，2035年小芯片市場規模有望增至570億美元。
? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?▲2018-2024年全球小芯片市場收入
? 圍繞小芯(xin)片的新(xin)戰事，正在將(jiang)芯(xin)片性(xing)能進化引(yin)向更具經濟效(xiao)益的未來。
01
續命摩爾定律！小芯片時代來了
? 55年前，被推崇為(wei)芯片界“圣(sheng)經”的(de)摩爾(er)定律預言：當價格不變時，集成電路上(shang)可容納(na)的(de)晶體管數量每隔18-24個月會增加一倍，性能(neng)也隨之提升一倍。
? 當年摩(mo)爾(er)定(ding)律的出現設定(ding)了極為(wei)(wei)關鍵(jian)的技(ji)(ji)術發(fa)展節(jie)奏(zou)基(ji)準，催(cui)化了科技(ji)(ji)市(shi)場欣欣向榮，為(wei)(wei)整(zheng)個(ge)IT行業帶(dai)來了難(nan)以估量的經濟價值。? 使用先進節(jie)點的好處很多，晶體管密(mi)度更大、占用空間(jian)更少、性能更高、功率更低(di)，但挑戰也(ye)越(yue)來(lai)越(yue)難以克服(fu)。? 極(ji)小尺寸下，芯片物(wu)理瓶頸越(yue)來越(yue)難以克(ke)服。尤其在近幾年(nian)，先(xian)進節點走向10nm、7nm、5nm，問(wen)題就(jiu)不再只是(shi)物(wu)理障礙了，節點越(yue)進化(hua)，微縮成本(ben)越(yue)高，能扛住經濟(ji)負擔的設(she)計公(gong)司越(yue)來越(yue)少(shao)。? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?▲隨著(zhu)制程節點進化(hua)，芯片成本快速(su)增長? 根(gen)據(ju)公開報(bao)道(dao)，28nm節(jie)點設計成(cheng)(cheng)本約為(wei)5000萬(wan)美元，而到5nm節(jie)點，設計總成(cheng)(cheng)本已(yi)經飆(biao)高到逾(yu)5億(yi)美元，相當于(yu)逾(yu)35億(yi)人(ren)民幣。
? 而守(shou)住摩爾定律，關(guan)乎利(li)潤(run)最大化，如果研發和生產成本(ben)降不下來，那么對于芯片巨頭和初創公司來說都將是(shi)糟糕(gao)的(de)經濟負(fu)擔。? 幸運(yun)的是，每當摩(mo)爾(er)定律(lv)被唱衰將走到盡頭，總會(hui)激發(fa)出科(ke)學家和工程師們創新構想，提出力挽狂(kuang)瀾的突破性技術(shu)，將看似(si)走向終結的摩(mo)爾(er)定律(lv)一再推向遠方。? 基于小芯片的(de)模塊化設計，正是其中解(jie)決成本問(wen)題(ti)的(de)一個極為關鍵的(de)構想。
02
小芯片的三大價值：開發快、成本低、功能多
? 當前芯(xin)片設計模式(shi)常從不同IP供應商(shang)購買軟核IP或硬核IP，再結合(he)自(zi)研模塊集(ji)合(he)成一(yi)個片上系統（SoC），然后以某(mou)個制造工藝(yi)節點生產出(chu)芯(xin)片。
? 而小(xiao)芯片通過先進封裝技術，能將多種不(bu)(bu)同架構、不(bu)(bu)同工(gong)藝節點、甚(shen)至來(lai)自(zi)不(bu)(bu)同代工(gong)廠的專(zhuan)用(yong)硅塊(kuai)或IP塊(kuai)集成(cheng)在一起，可以跳過流片，快速定(ding)制(zhi)出(chu)一個能滿足多種功能需求的超級芯片產(chan)品。▲由中介層(ceng)上多個小芯片(pian)組(zu)成(cheng)的小芯片(pian)系統（來源：Cadence）? 相比單片芯(xin)片，小芯(xin)片帶來的(de)好處是多(duo)重的(de)。
? 在服務器等計算系統中，電源和性能由CPU核(he)心和緩存(cun)支配。通過將內存(cun)與I/O接口組合到一個單片(pian)I/O芯(xin)片(pian)上，可減少(shao)內存(cun)與I/O間的瓶(ping)頸延遲，進(jin)而幫助提高性能。? 因為小芯片(pian)是由不(bu)同(tong)的芯片(pian)模塊組(zu)合而成(cheng)，設(she)計者可在特定(ding)設(she)計部(bu)分(fen)選(xuan)用最先進的技(ji)(ji)術(shu)，在其他部(bu)分(fen)選(xuan)用更成(cheng)熟、廉價的技(ji)(ji)術(shu)，從而節省整體成(cheng)本。? 例如，AMD第二(er)代EPYC服務器處(chu)理器Ryzen采(cai)用(yong)小芯片設計，將更先(xian)進(jin)的(de)臺積電7nm工(gong)藝制(zhi)(zhi)造(zao)(zao)的(de)CPU模(mo)塊與更成(cheng)熟的(de)格羅方德12/14nm工(gong)藝制(zhi)(zhi)造(zao)(zao)的(de)I/O模(mo)塊組合，7nm可滿足高(gao)算力的(de)需(xu)求，12/14nm則(ze)降低了制(zhi)(zhi)造(zao)(zao)成(cheng)本。? 這帶(dai)來的(de)(de)好處是，7nm制(zhi)程部分(fen)的(de)(de)芯片面(mian)積大幅縮減，而采用(yong)更成(cheng)(cheng)熟制(zhi)程的(de)(de)I/O模塊有(you)助(zhu)于整(zheng)體良率的(de)(de)提升(sheng)，進(jin)一步降(jiang)低晶圓代工成(cheng)(cheng)本(ben)。綜合來看(kan)，CPU核(he)心越(yue)多，小芯片組合的(de)(de)成(cheng)(cheng)本(ben)優勢越(yue)明(ming)顯。? 一(yi)方面，小芯片方案具備良好的可(ke)擴展性(xing)。例如構建了(le)一(yi)個基(ji)本(ben)die后(hou)，可(ke)能只用(yong)一(yi)個die可(ke)應(ying)用(yong)于(yu)筆(bi)記本(ben)電(dian)腦，兩個可(ke)應(ying)用(yong)于(yu)臺式機，四個可(ke)應(ying)用(yong)于(yu)服務器(qi)。? ?另一方面，小芯片可以充當異構處理器，將GPU、安全引擎、AI加速(su)器、物聯(lian)網控制(zhi)器等不同處理元素按(an)任意數量組合(he)在(zai)一起，為各類應用需求提供更豐富的加速(su)選擇。
? 隨著(zhu)小芯片的優(you)勢(shi)逐漸顯(xian)露(lu)，它正被微處理(li)器、SoC、GPU和可(ke)編程(cheng)邏輯(ji)設備（PLD）等更先進和高(gao)度集成的半(ban)導體設備采(cai)用。
??根據研究機構Omida統計，微(wei)處(chu)(chu)理器是(shi)小芯片最(zui)大(da)的細分市場，支(zhi)持小芯片的微(wei)處(chu)(chu)理器市場份額預計從2018年的4.52億美(mei)元(yuan)增(zeng)長到2024年的24億美(mei)元(yuan)。
??同時(shi)，計算領域(yu)將成為小芯(xin)片(pian)的主要應(ying)用市場，今年有望占據小芯(xin)片(pian)總收入(ru)的96%。
03
六年跋涉，從各自為營到走向標準化??
? 芯片巨(ju)頭們對風向的變化尤為(wei)警覺(jue)，沒有誰想(xiang)從神壇上跌(die)落。在(zai)守著最先進(jin)設計和制造(zao)技術(shu)的同(tong)時，他們必須為(wei)自己提前探好(hao)新的可行之徑(jing)。
? 也(ye)正(zheng)因為如此，英特爾、AMD等芯(xin)片(pian)領(ling)軍企業不僅成為最早的小芯(xin)片(pian)采用(yong)者(zhe)和倡導者(zhe)，也(ye)是推動小芯(xin)片(pian)標準化工作的核心貢(gong)獻者(zhe)。? 早(zao)在(zai)(zai)2014年(nian)，華為海思(si)與臺(tai)積(ji)電曾合作(zuo)秀出一款采(cai)用臺(tai)積(ji)電CoWoS技術(shu)的(de)網絡芯(xin)片，將16nm 32核Arm Cortex-A57與28nm邏輯和I/O芯(xin)片組合在(zai)(zai)一起，在(zai)(zai)相同(tong)功耗下速度較28nm HPM提(ti)升(sheng)40%。? 2016年，Marvell和Kandou Bus宣布一項協議，Marvell采用了Kandou Glasswing IP作為芯片到芯片的接口，將多個芯片相連接。? 美國(guo)國(guo)防(fang)部(bu)高(gao)級研究計劃(hua)局（DAPRA）則在2017年8月啟動“通用異構集成及IP復用策略（CHIPS）”項目，這(zhe)是DAPRA總投資(zi)15億美元的(de)“電子復興計劃（ERI）”中的(de)一部分，意在促成一個兼容、模塊化、可重復利用的小芯片生態系統。?這些小(xiao)芯片能將各種類型的第三(san)方芯片像堆積木(mu)一(yi)樣(yang)快速混搭成(cheng)一(yi)個系(xi)統，實現數據(ju)存儲、信號處理、數據(ju)處理等(deng)豐富的功能，還能將電路板整體尺寸縮小(xiao)到常規芯片大(da)小(xiao)，從而提高能效。
? 理想(xiang)狀態下，借助小(xiao)芯片(pian)方法，芯片(pian)設(she)計公司只需專注于(yu)自己擅長的IP，而不必擔心其余IP，既有助于(yu)提(ti)升核心創新能力，又經由多種IP設(she)計分(fen)攤(tan)了研發成(cheng)本。
? DAPRA向英(ying)特爾、美康(kang)、Cadence、思諾思科(ke)技(ji)等芯片企業以及一些大型軍(jun)工企業、高校科(ke)研(yan)團隊伸出橄欖枝，邀請(qing)他們作為項目的主(zhu)承包方。? 作為CHIPS項目的核心成員之一，英特爾推出高級接口總線（AIB），作為chiplet架構的免版稅die-to-die接口標準。? 例如(ru)，英特爾的(de)Stratix 10、Agilex FPGA均(jun)使用(yong)(yong)相同(tong)的(de)AIB接(jie)口來集成多種不同(tong)的(de)小芯(xin)片。在CHIPS項目的(de)支(zhi)持下，許多不同(tong)企業(ye)及高校正(zheng)在用(yong)(yong)AIB打造小芯(xin)片系統。? 英特爾(er)也(ye)是(shi)開放(fang)計算項目開放(fang)特定域(yu)架構 （OCP ODSA）基金會(hui)的(de)成(cheng)員，該基金會(hui)正在(zai)促(cu)進標準(zhun)和(he)技術的(de)發展(zhan)，以(yi)幫助實(shi)現高級封裝策略。
? 英特爾(er)將(jiang)其服務器處理器、FPGA、PC芯(xin)片等作為小(xiao)芯(xin)片技術的商業試煉場，AMD亦將(jiang)小(xiao)芯(xin)片用在了服務器和(he)客(ke)戶(hu)端CPU中。
? 2017年，AMD在(zai)其Zen 2架構中(zhong)(zhong)用(yong)小(xiao)芯片來開發Epyc服(fu)務器(qi)處理器(qi)Naples，隨后又(you)在(zai)次(ci)年推出的(de)企業(ye)級EPYC處理器(qi)Rome中(zhong)(zhong)支(zhi)持8個(ge)(ge)小(xiao)芯片，最多(duo)支(zhi)持64個(ge)(ge)核心。
? AMD在2019年推出(chu)的Zen 2處(chu)理器(qi)系列(lie)，單(dan)核(he)性能(neng)首次超過英特(te)爾。
04
粘連小芯片的關鍵“膠水”
? 具體打造小芯片系統的過程，可就不像搭樂高積木那么簡單了。
? 如(ru)何選擇不同小(xiao)芯(xin)片(pian)的設計方案(an)、怎樣實現小(xiao)芯(xin)片(pian)間的連接(jie)等一系(xi)列權衡均會影響最終的處理速度(du)、功(gong)耗和成本。? 其中，為了達到接(jie)近或媲美單片芯片的性能需求，承擔著“拼接(jie)”、“組(zu)裝(zhuang)”功能的先進封裝(zhuang)和(he)互連技術(shu)尤為重要。? 高帶(dai)寬互(hu)連(lian)技術則在小芯(xin)片(pian)(pian)之間搭建了一條(tiao)條(tiao)“高速(su)公(gong)路”，而2.5D、3D先進封(feng)裝技術能大(da)幅縮減芯(xin)片(pian)(pian)尺寸，提供更優化的復雜芯(xin)片(pian)(pian)集成方案。? 這些技術的持續演進，正為小芯片的興起(qi)提供(gong)關鍵的技術支(zhi)柱。
1、AMD：Infinity Fabric與X3D
? AMD從第一代(dai)Zen架構處理器(qi)開始引入了自研芯片內、外部互連技術(shu)Infinity Fabric（IF）。
? 該技術集數(shu)據(ju)傳輸與控(kong)制(zhi)于(yu)一體，由(you)用于(yu)傳輸數(shu)據(ju)的Infinity Scalable Data Fabric（SDF）和負責(ze)控(kong)制(zhi)的Infinity Scalable Control Fabric（SCF）兩部分(fen)組成。? IF總(zong)線(xian)(xian)可根據不(bu)同SoC優化配置(zhi)，不(bu)僅能實現多個(ge)小(xiao)芯片間的高速互連(lian)(lian)，也(ye)能實現服務器中多個(ge)CPU插槽間的高速互連(lian)(lian)，第(di)二代IF總(zong)線(xian)(xian)還能提供CPU到GPU的連(lian)(lian)接，不(bu)過CPU到GPU的連(lian)(lian)接仍然基于PCIe。▲AMD先(xian)進(jin)封裝技術進(jin)化歷(li)程
? 在(zai)今(jin)年(nian)的財務(wu)分析(xi)師會議上(shang)，AMD透露了將于(yu)今(jin)年(nian)年(nian)底(di)發布的Zen 3架構處理器中，IF總線將升級到第三代(dai)，可(ke)實現CPU與GPU之(zhi)間(jian)的內存(cun)一(yi)致性，通過減少(shao)數據移動進一(yi)步提(ti)升性能并減低延(yan)遲。? 下一代IF被稱為Infinity Architecture，總線帶寬是PCIe 4.0的(de)兩倍(bei)，最多支持8個(ge)GPU芯片的(de)連(lian)接(jie)，而且還支持CPU到GPU的(de)連(lian)接(jie)，預(yu)計這將給(gei)未來的(de)APU帶來更大的(de)性能(neng)提升。▲AMD第三代IF總(zong)線性能(neng)? 按照AMD的路徑規劃(hua)，首批Zen 3架構處理器將率先用于EPYC服務器處理器中，之后再用于桌面處理器。? 在(zai)此(ci)前的Zen架(jia)構(gou)上，AMD已嘗(chang)試過多(duo)種(zhong)MCM（Multi-chip module）封裝。? 據悉，AMD計劃在未來的(de)產品中引入(ru)一種結合2.5D和3D堆疊的(de)新封裝技術(shu)X3D，具體詳情尚未透(tou)露，預計會現身于Zen 4處理(li)器。? 英特爾的(de)高級封(feng)裝產(chan)品包括2.5D EMIB、3D堆疊Foveros以及兩者(zhe)組合而成的(de)Co-EMIB。? 嵌入式多互連橋（EMIB）可以被看作(zuo)將兩個小芯片連接在(zai)一起的(de)高密度橋梁，在(zai)二維平面上實(shi)現Die-to-die的(de)互連。? 它是(shi)一塊非常薄的硅中介層，微型凸點密度遠高于標準(zhun)封裝基板(ban)。使(shi)用EMIB，可(ke)以準(zhun)確(que)在所(suo)需位(wei)置使(shi)用高密度互(hu)連，在其(qi)他位(wei)置用標準(zhun)封裝基板(ban)互(hu)連，這樣就可(ke)以節約(yue)一定成本。
▲英特(te)爾(er)EMIB技術
? 英特爾當前有兩種(zhong)基(ji)于(yu)EMIB的解決方案(an)。? （1）移動PC處理器Kaby Lake-G：用EMIB集成AMD Radeon GPU和HBM，然后在封裝內用PCIe來集成GPU和英特爾CPU，從而實現更緊密地協作和更小的尺寸。? （2）Stratix 10 FPGA：中央FPGA周圍有6個小芯片，包括4個高速收發器小芯片和2個高帶寬存儲小芯片。英特爾在示例中集成了來自3個不同代工廠的6個不同技術節點。? 截至今年1月，英(ying)特爾(er)已(yi)經出貨了200萬個基于EMIB封(feng)裝(zhuang)的芯(xin)片。隨(sui)著該技術日益普及，其應用范圍(wei)將覆(fu)蓋至PC、服務器、5G芯(xin)片、GPU顯卡等。? 除了(le)EMIB外(wai)，英特(te)爾(er)還(huan)研發(fa)了(le)3D封裝技術Foveros，通過硅(gui)通孔（TSV），能(neng)像蓋房子(zi)一樣將邏輯芯(xin)片模(mo)塊層層堆(dui)疊，不僅將不同(tong)IP模(mo)塊有機結合，還(huan)節省(sheng)了(le)芯(xin)片空間，并(bing)保證(zheng)功耗(hao)不會顯著增加。
▲Lakefield內部(bu)架(jia)構
? 去年1月，英特爾發布Lakefield移(yi)動(dong)處理器產品(pin)，它有(you)兩個有(you)意思的技(ji)術要(yao)點，一(yi)是(shi)有(you)具有(you)不同內核(he)的big.little混合體系架構，另一(yi)個即是(shi)小(xiao)芯片設計。? 在Lakefield中(zhong)，計(ji)算晶(jing)片（Compute die）負責(ze)計(ji)算處理，采(cai)用最(zui)先進(jin)的(de)10nm、7nm、5nm工(gong)藝(yi)；基礎晶(jing)片（Base die）主要實現I/O功能，性能相對不敏感，可采(cai)用22nm等(deng)成熟(shu)制(zhi)程工(gong)藝(yi)。? 為了適應更輕薄的(de)物(wu)聯網(wang)、邊緣(yuan)計(ji)算等(deng)場景(jing)，英特爾(er)推出(chu)的(de)Co-EMIB將EMIB的(de)橫向拼接能力和Foveros的(de)縱向疊(die)加能力相結合，通過EMIB連接多個3D Foveros芯片，制(zhi)造出(chu)比單片芯片更大(da)的(de)靈活可擴展芯片設計(ji)，同時能實現近乎于(yu)SoC級高度整合的(de)低功耗、高帶寬、高性(xing)能表(biao)現。? 在此基礎(chu)上，英特(te)爾提出全方位互連(lian)（ODI）微縮技(ji)術，頂部芯片(pian)可(ke)像EMIB一(yi)樣實現小芯片(pian)之間(jian)的水平通(tong)信(xin)，也可(ke)以像Foveros一(yi)樣通(tong)過硅通(tong)孔(kong)（TSV）與底層裸片(pian)進行垂直通(tong)信(xin)，從而實現以前(qian)3D堆疊無法(fa)達到的性能。? 3、臺積電：LIPINCON、CoWoS、SoIC? 2019年6月，臺(tai)積電在日本舉辦的超大規模集成(cheng)電路(lu)研討(tao)會（VLSI Symposium）期間展示了一(yi)顆(ke)自研7nm小芯片This。
? This尺寸為(wei)4.4x6.2mm，采用(yong)CoWoS晶圓基底封(feng)裝和雙芯(xin)片結構，一(yi)(yi)個芯(xin)片內(nei)(nei)建4個Cortex A72核心，另一(yi)(yi)個內(nei)(nei)建6MiB三緩。同(tong)時，臺積電還開發了(le)稱之(zhi)為(wei)LIPINCON互連(lian)技術，信號(hao)數據速率8GT/s。? Chip-on-Wafer-on-Substrate（CoWoS）是臺積(ji)電(dian)設(she)計的(de)基(ji)于2.5D晶(jing)圓(yuan)(yuan)級多芯片封裝技術，各芯片通(tong)過硅中介(jie)層上的(de)微型凸塊結合在一起，形成(cheng)晶(jing)圓(yuan)(yuan)上芯片（CoW），然(ran)后將CoW減薄(bo)，露出(chu)TSV通(tong)孔。
▲臺積電CoWoS
? CoWoS和InFO均為2.5D封(feng)裝技術，前者側重于高端市場，連線數(shu)量偏多(duo)，后者針(zhen)對高性價比市場，連線數(shu)量相對較少。
? 基于CoWoS與多晶(jing)圓(yuan)堆疊（WoW，Wafer on wafer）技(ji)術，臺積電研發(fa)了新一代(dai)3D封裝技(ji)術SoIC，可(ke)將不(bu)同尺寸(cun)、制程工藝及材料的小芯片(pian)組合(he)。? 相較(jiao)傳(chuan)統(tong)3D封裝(zhuang)技術(shu)(shu)，SoIC的凸塊密度和傳(chuan)輸成本(ben)更高(gao)，功耗更低(di)，且能通過與CoWoS或InFO技術(shu)(shu)整合其他芯(xin)片，打造3D x 3D系統(tong)級解(jie)決方案。? 在(zai)今年的(de)IEEE固態電路會議（ISSCC）上，法國研(yan)究機(ji)構CEA-Letu用6個16核小芯片創造了一個96核處理器，算力(li)達到220 GOPS，功率為156mW。
? 硅中介層(ceng)和(he)(he)(he)嵌(qian)入式硅橋(qiao)是滿足數據速率(lv)和(he)(he)(he)延(yan)遲需求的關鍵技術。此前常用于小芯片(pian)集成的大規模中介層(ceng)技術有(you)2.5D無源中介層(ceng)、有(you)機襯底和(he)(he)(he)硅橋(qiao)等。
? 這些技術(shu)普(pu)遍存(cun)在的(de)(de)缺點是不(bu)能(neng)實現靈(ling)活的(de)(de)遠距離小芯片間通信，因(yin)而難(nan)以(yi)連接(jie)更多(duo)小芯片。它們(men)還難(nan)以(yi)實現異(yi)構小芯片的(de)(de)平滑集成和低擴展功(gong)能(neng)的(de)(de)輕松集成。? 對(dui)此，CEA-Leti引入了有源中介層（active interposer）技(ji)術和3D堆疊(die)技(ji)術來克服這些限制(zhi)，以實現大規(gui)模計(ji)算系統(tong)的(de)設計(ji)。? 該芯片將(jiang)6個采用(yong)意法(fa)半導(dao)體28nm FDSOI制造工(gong)藝的(de)小芯片堆疊在一個到200mm2的(de)有源中(zhong)介層上，該中(zhong)介層將(jiang)直通硅通孔（TSV）嵌入到65nm技術(shu)節點。
▲CEA-Leti芯(xin)片顯微照片、3D截面、封裝和技術(shu)功(gong)能(neng)
? 每個小芯(xin)片包含16個MIPS32v1核(he)心，有源中(zhong)介層(ceng)集成了開關電容(rong)器穩壓電路、靈活的分布(bu)式(shi)互聯和(he)將內核(he)的片上存儲器各個部(bu)分連接在一(yi)起的網絡，可提供節能的多核(he)計算架構。? 整(zheng)個系(xi)統架(jia)構在所有小芯(xin)片計算區塊(kuai)之(zhi)間(jian)提供了完全可擴展的分布式緩(huan)存一致性架(jia)構，這些(xie)架(jia)構通(tong)過(guo)活(huo)動中介層(ceng)互連。該架(jia)構允(yun)許通(tong)過(guo)緩(huan)存層(ceng)次結構輕松部署軟(ruan)件，從而實現高(gao)達512核的完整(zheng)系(xi)統可擴展性。? CEA-Leti的科學(xue)總監Pascal Vivet認為，不同供應商(shang)的小芯片(pian)接口未(wei)必兼(jian)容，需要一種能將它們粘(zhan)合在一起(qi)的新方法(fa)，而有(you)源中介層是小芯片(pian)技術(shu)的最佳(jia)選擇。?05
結語：通向下一節點的低成本路徑
? 小(xiao)芯片(pian)并非完美的(de)，如今在小(xiao)芯片(pian)探索的(de)道路上，流量擁堵(du)、散熱、電(dian)源管理、測試(shi)等問題均是系統(tong)架構設(she)計仍待克服的(de)主(zhu)要挑戰。? 盡管有(you)DAPRA CHIPS、OCP ODSA等項(xiang)目在著力(li)推進小芯片接口標準化，但(dan)獨立第三方小芯片供應的(de)商業(ye)模式(shi)何時能在芯片產業(ye)中(zhong)普及(ji)，當前(qian)尚(shang)未可知。? 也許任何一(yi)種(zhong)方法很難“單槍(qiang)匹馬”就挽(wan)救摩爾定律，但不(bu)可否認(ren)的(de)是，小芯片這種(zhong)新興(xing)方法正在改變芯片的(de)設(she)計和集成策略，以更靈活的(de)混合搭(da)配系統(tong)方案，為芯片公司提供了遷移到下(xia)一(yi)個(ge)節點的(de)低成本路徑(jing)。? 處于這樣一場新革(ge)命的(de)開端，無疑是一件激(ji)動人心(xin)的(de)事。